// fifo_134_128.v

// Generated using ACDS version 19.1 670

`timescale 1 ps / 1 ps
module fifo_134_128 (
		input  wire [133:0] data,  //  fifo_input.datain
		input  wire         wrreq, //            .wrreq
		input  wire         rdreq, //            .rdreq
		input  wire         clock, //            .clk
		output wire [133:0] q,     // fifo_output.dataout
		output wire [6:0]   usedw, //            .usedw
		output wire         full,  //            .full
		output wire         empty  //            .empty
	);

	fifo_134_128_fifo_191_iso6ity fifo_0 (
		.data  (data),  //  fifo_input.datain
		.wrreq (wrreq), //            .wrreq
		.rdreq (rdreq), //            .rdreq
		.clock (clock), //            .clk
		.q     (q),     // fifo_output.dataout
		.usedw (usedw), //            .usedw
		.full  (full),  //            .full
		.empty (empty)  //            .empty
	);

endmodule
